山西DDR一致性测试PCI-E测试
DDR简介与信号和协议测试
DDR/LPDDR简介
目前在计算机主板和各种嵌入式的应用中,存储器是必不可少的。常用的存储器有两 种: 一种是非易失性的,即掉电不会丢失数据,常用的有Flash(闪存)或者ROM(Read-Only Memory),这种存储器速度较慢,主要用于存储程序代码、文件以及长久的数据信息等;另 一种是易失性的,即掉电会丢失数据,常用的有RAM(Random Access Memory,随机存储 器),这种存储器运行速度较快,主要用于程序运行时的程序或者数据缓存等。图5.1是市 面上一些主流存储器类型的划分。 DDR时钟总线的一致性测试。山西DDR一致性测试PCI-E测试
DDR地址、命令总线的一致性测试
DDR的地址、命令总线的信号完整性测试主要测试其波形和时序参数。地址总线An、 命令总线/RAS、/CAS、/WE、/CS需要测试的信号品质主要包括:Vmax (最大电压值);Vmin (小电压值);Overshoot (过冲)和Undershoot (下冲)的持续时间的大值;Slew Rate (斜率);Ringback (回沟)等。还需要测试相对于时钟边沿的Setup Time (建立时间)和Hold Time (保持时间)。建立时间和保持时间的定义如图7.134所示,其中加为建立时间,如为 保持时间,针对DDR400,加和如为0.7ns。
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D D R 5 的 接 收 端 容 限 评 估 需 要 通 过 接 收 容 限 的 一 致 性 测 试 来 进 行 , 主 要 测 试 的 项 目 有 D Q 信 号 的 电 压 灵 敏 度 、 D Q S 信 号 的 电 压 灵 敏 度 、 D Q S 的 抖 动 容 限 、 D Q 与 D Q S 的 时 序 容 限、DQ的压力眼测试、DQ的均衡器特性等。
在DDR5的接收端容限测试中,也需要通过御用的测试夹具对被测件进行测试以及测试前的校准。展示了一套DDR5的DIMM条的测试夹具,包括了CTC2夹具(ChannelTestCard)和DIMM板(DIMMTestCard)等。CTC2夹具上有微控制器和RCD芯片等,可以通过SMBus/I²C总线配置电路板的RCD输出CA信号以及让被测件进入环回模式。测试夹具还提供了CK/CA/DQS/DQ/LBD/LBS等信号的引出。
每个DDR芯片独享DOS,DM信号;四片DDR芯片共享RAS#,CAS#,CS#,WE#控制信号。
DDR工作频率为133MHz。
DDR 控制器选用Xilinx公司的 FPGA,型号为XC2VP30 6FF1152C
得到这个设计需求之后,我们首先要进行器件选型,然后根据所选的器件,准备相关的设计资料。一般来讲,对于经过选型的器件,为了使用这个器件进行相关设计,需要有如下资料。
器件数据手册Datasheet:这个是必须要有的。如果没有器件手册,是没有办法进行设计的(一般经过选型的器件,设计工程师一定会有数据手册)。 DDR3和 DDR4设计分成几个方面:仿真、有源信号验证和功能测试。用于电气物理层、协议层和功能测试解决方案。
通常我们会以时钟为基准对数据信号叠加形成眼图,但这种简单的方法对于DDR信 号不太适用。DDR总线上信号的读、写和三态都混在一起,因此需要对信号进行分离后再进 行测量分析。传统上有以下几种方法用来进行读/写信号的分离,但都存在一定的缺点。
(1)根据读/写Preamble的宽度不同进行分离(针对DDR2信号)。Preamble是每个Burst的数据传输开始前,DQS信号从高阻态到发出有效的锁存边沿前的 一段准备时间,有些芯片的读时序和写时序的Preamble的宽度可能是不一样的,因此可以 用示波器的脉冲宽度触发功能进行分离。但由于JEDEC并没有严格规定写时序的 Preamble宽度的上限,因此如果芯片的读/写时序的Preamble的宽度接近则不能进行分 离。另外,对于DDR3来说,读时序的Preamble可能是正电平也可能是负电平;对于 DDR4来说,读/写时序的Preamble几乎一样,这都使得触发更加难以设置。 DDR总线一致性测试对示波器带宽的要求;山西DDR一致性测试PCI-E测试
DDR 设计和测试解决方案;山西DDR一致性测试PCI-E测试
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