PCI-E测试数字信号测试故障

采用前向时钟的总线因为有专门的时钟通路，不需要再对数据进行编解码，所以总线效率一般都比较高。还有一个优点是线路噪声和抖动对于时钟和数据线的影响基本是一样的(因为走线通常都在一起),所以对系统的影响可以消除到小。

嵌入式时钟的电路对于线路上的高频抖动非常敏感，而采用前向时钟的电路对高频抖动的敏感度就相对小得多。前向时钟总线典型的数据速率在500Mbps～12Gbps.

在前向时钟的拓扑总线中，时钟速率通常是数据速率的一半(也有采用1/4速率、1/10或其他速率的),数据在上下边沿都采样，也就是通常所说的DDR方式。使用DDR采样的好处是时钟线和数据线在设计上需要的带宽是一样的，任何设计上的局限性(比如传输线的衰减特性)对于时钟和数据线的影响是一样的。

前向时钟在一些关注效率、实时性，同时需要高吞吐量的总线上应用比较，比如DDR总线、GDDR总线、HDMI总线、Intel公司CPU互连的QPI/UPI总线等。 模拟信号和数字信号的差异；PCI-E测试数字信号测试故障

对于一个理想的方波信号，其上升沿是无限陡的，从频域上看 它是由无限多的奇数次谐波构成的，因此一个理想方波可以认为是无限多奇次正弦谐波 的叠加。

但是对于真实的数字信号来说，其上升沿不是无限陡的，因此其高次谐波的能量会受到 限制。比如图1.3是用同一个时钟芯片分别产生的50MHz和250MHz的时钟信号的频 谱，我们可以看到虽然两种情况下输出时钟频率不一样，但是信号的主要频谱能量都集中在 5GHz以内，并不见得250MHz时钟的频谱分布就一定比50MHz时钟的大5倍。 山西数字信号测试系列数字信号处理系统架构分析；

数字信号并行总线与串行总线(Parallel and Serial Bus)

虽然随着技术的发展，现代的数字芯片已经集成了越来越多的功能，但是对于稍微复杂  一点的系统来说，很多时候单独一个芯片很难完成所有的工作，这就需要和其他芯片配合起  来工作。比如现在的CPU的处理能力越来越强，很多CPU内部甚至集成了显示处理的功  能，但是仍然需要配合外部的内存芯片来存储临时的数据，需要配合桥接芯片扩展硬盘、 USB等接口；现代的FPGA内部也可以集成CPU、DSP、RAM、高速收发器等，但有些  场合可能还需要配合用的DSP来进一步提高浮点处理效率，配合额外的内存芯片来扩展  存储空间，配合用的物理层芯片来扩展网口、USB等，或者需要多片FPGA互连来提高处  理能力。所有这一切，都需要用到相应的总线来实现多个数字芯片间的互连。如果我们把  各个功能芯片想象成人体的各个功能，总线就是血脉和经络，通过这些路径，各个功能  模块间才能进行有效的数据交换和协同工作。

数字信号的建立/保持时间(Setup/HoldTime)

不论数字信号的上升沿是陡还是缓，在信号跳变时总会有一段过渡时间处于逻辑判决阈值的上限和下限之间，从而造成逻辑的不确定状态。更糟糕的是，通常的数字信号都不只一路，可能是多路信号一起传输来一些逻辑和功能状态。这些多路信号之间由于电气特性的不完全一致以及PCB走线路径长短的不同，在到达其接收端时会存在不同的时延，时延的不同会进一步增加逻辑状态的不确定性。

由于我们感兴趣的逻辑状态通常是信号电平稳定以后的状态而不是跳变时所的状态，所以现在大部分数字电路采用同步电路，即系统中有一个统一的工作时钟对信号进行采样。如图1.5所示，虽然信号在跳变过程中可能会有不确定的逻辑状态，但是若我们只在时钟CLK的上升沿对信号进行判决采样，则得到的就是稳定的逻辑状态。 数字信号上升时间的定义；

对于典型的3.3V的低电压TTL(LVTTL)信号来说，判决阈值的下限是0.8V,判决阈 值的上限是2.0V。正是由于判决阈值的存在，使得数字信号相对于模拟信号来说有更高的 可靠性和抗噪声的能力。比如对于3.3V的LVTTL信号来说，当信号输出电压为0V时， 只要噪声或者干扰的幅度不超过0.8V,就不会把逻辑状态由0误判为1;同样，当信号输出  电压为3.3V时，只要噪声或者干扰的幅度不会使信号电压低于2.0V,就不会把逻辑状态  由1误判为0。

从上面的例子可以看到，数字信号抗噪声和干扰的能力是比较强的。但也需要注意，这 个“强”是相对的，如果噪声或干扰的影响使得信号的电压超出了其正常逻辑的判决区间，数字信号也仍然有可能产生错误的数据传输。在许多场合，我们对数字信号质量进行分析和 测试的基本目的就是要保证其信号电平在进行采样时满足基本的逻辑判决条件。 传统的数字信号带宽计算；山西数字信号测试系列

数字信号抖动的成因（Root Cause of Jitter）;PCI-E测试数字信号测试故障

数字信号基础单端信号与差分信号(Single-end and Differential Signals)

数字总线大部分使用单端信号做信号传输，如TTL/CMOS信号都是单端信号。所谓单端信号，是指用一根信号线的高低电平的变化来进行0、1信息的传输，这个电平的高低变化是相对于其公共的参考地平面的。单端信号由于结构简单，可以用简单的晶体管电路实现，而且集成度高、功耗低，因此在数字电路中得到的应用。是一个单端信号的传输模型。

当信号传输速率更高时，为了减小信号的跳变时间和功耗，信号的幅度一般都会相应减小。比如以前大量使用的5V的TTL信号现在使用越来越少，更多使用的是3.3V/2.5V/1.8V/1.5V/1.2V的LVTTL电平，但是信号幅度减小带来的问题是对噪声的容忍能力会变差一些。进一步，很多数字总线现在需要传输更长的距离，从原来芯片间的互连变成板卡间的互连甚至设备间的互连，信号穿过不同的设备时会受到更多噪声的干扰。更极端的情况是收发端的参考地平面可能也不是等电位的。因此，当信号速率变高、传输距离变长后仍然使用单端的方式进行信号传输会带来很大的问题。图1.12是一个受到严重共模噪声干扰的单端信号，对于这种信号，无论接收端的电平判决阈值设置在哪里都可能造成信号的误判。
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