测量数字信号测试调试

数字信号测试串行总线的8b/10b编码(8b/10bEncoding)

前面我们介绍过，使用串行比并行总线可以节省更多的布线空间，芯片、电缆等的尺寸可以做得更小，同时传输速率更高。但是我们知道，在很多数字系统如CPU、DSP、FPGA等内部，进行数据处理的小单位都是Byte,即8bit,把一个或多个Byte的数据通过串行总线可靠地传输出去是需要对数据做些特殊处理的。将并行数据转换成串行信号传输的简单的方法如图1.19所示。比如发送端的数据宽度是8bit,时钟速率是100MHz,我们可以通过Mux(复用器)芯片把8bit的数据时分复用到1bit的数据线上，相应的数据速率提高到800Mbps(在有些LVDS的视频信号传输中比较常用的是把并行的7bit数据时分复用到1bit数据线上)。信号到达接收端以后，再通过Demux(解复用器)芯片把串行的信号分成8路低速的数据。 数字信号是一种信号与自变量和因变量的分散。变量通常用整数表示的，而因变量的数量有限的数字表示。测量数字信号测试调试

反映的是一个5Gbps的信号经过35英寸的FR-4板材传输后的眼图，以及经过CTLE均衡后对眼图的改善。

FFE均衡的作用基本上类似于FIR(有限脉冲响应)滤波器，其方法是根据相邻比特的电压幅度的加权值进行当前比特幅度的修正，每个相邻比特的加权系数直接和通道的冲激响应有关。下面是一个三阶FFE的数学描述：

e(t)=cor(t-(0Tp))+cir(t-(1Tp))+czr(t-(2Tp))

式中，e(t)为时间t时的电压波形，是经校正(或均衡)后的电压波形；Tp为时间延迟(抽头的时间延迟);r(t-nTp)为距离当前时间n个抽头延迟之前的波形，是未经校正(或均衡)的波形；c,为校正系数(抽头系数)。 测量数字信号测试调试上升时间是数字信号另一个非常关键的参数，它反映了一个数字信号在电平切换时边沿变化的快慢。

高速数字接口与光电测试

看起来我们好像找到了解决问题的方法，但是，在真实情况下，理想窄的脉冲或者无限 陡的阶跃信号是不存在的，不仅难以产生而且精度不好控制，所以在实际测试中更多使用正 弦波进行测试得到频域响应，并通过相应的物理层测试系统软件进行频域到时域的转换以 得到时域响应。相比其他信号，正弦波更容易产生，同时其频率和幅度精度更容易控制。矢 量网络分析仪(Vector Network Analyzer,VNA)可以在高达几十GHz 的频率范围内通过  正弦波扫频的方式精确测量传输通道对不同频率的反射和传输特性，动态范围可以达到 100dB以上，所以在现代高速数字信号质量的分析中，会借助高性能的矢量网络分析仪对高 速传输通道的特性进行测量。矢量网络分析仪测到的一段差分传输线的通道损 耗及根据这个测量结果分析出的信号眼图。

对于一个理想的方波信号，其上升沿是无限陡的，从频域上看 它是由无限多的奇数次谐波构成的，因此一个理想方波可以认为是无限多奇次正弦谐波 的叠加。

但是对于真实的数字信号来说，其上升沿不是无限陡的，因此其高次谐波的能量会受到 限制。比如图1.3是用同一个时钟芯片分别产生的50MHz和250MHz的时钟信号的频 谱，我们可以看到虽然两种情况下输出时钟频率不一样，但是信号的主要频谱能量都集中在 5GHz以内，并不见得250MHz时钟的频谱分布就一定比50MHz时钟的大5倍。 数字信号取值是散的，通过数学方法对原有信号处理，编码成二进制信号后，再载波的方式发送编码后的数字流。

克劳德高速数字信号测试实验室

  数字信号测试方法：

需要特别注意，当数字信号的电压介于判决阈值的上限和下限之间时，其逻辑状态是不 确定的状态。所谓的“不确定”是指如果数字信号的电压介于判决阈值的上限和下限之间， 接收端的判决电路有可能把这个状态判决为逻辑0,也有可能判决为逻辑1。这种不确定是  我们不期望的，因此很多数字电路会尽量避免用这种不确定状态进行信号传输，比如会用一  个同步时钟只在信号电平稳定以后再进行采样。

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模拟信号和数字信号之间的区别吗？测量数字信号测试调试

数字信号的抖动(Jitter)

抖动的概念

抖动(Jitter)是数字信号，尤其是高速数字信号的一个非常关键的概念。如图1.40所 示，抖动反映的是数字信号偏离其理想位置的时间偏差。

高频数字信号的比特周期都非常短，一般为几百ps甚至几十ps,很小的抖动都会造成信号采样位置的变化从而造成数据误判，所以高频数字信号对于抖动都有严格的要求。抖动这个概念说起来简单，但实际上仔细研究起来是非常复杂的，关于其概念的理解有以下几个需要注意的方面：
测量数字信号测试调试

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