内蒙古PCI-E测试测试流程

时间：2023年06月08日来源：

要精确产生PCle要求的压力眼图需要调整很多参数，比如输出信号的幅度、预加重、差模噪声、随机抖动、周期抖动等，以满足眼高、眼宽和抖动的要求。而且各个调整参数之间也会相互制约，比如调整信号的幅度时除了会影响眼高也会影响到眼宽，因此各个参数的调整需要反复进行以得到一个比较好化的组合。校准中会调用PCI-SIG的SigTest软件对信号进行通道模型嵌入和均衡，并计算的眼高和眼宽。如果没有达到要求，会在误码仪中进一步调整注入的随机抖动和差模噪声的大小，直到眼高和眼宽达到参数要求。PCIE 3.0的发射机物理层测试；内蒙古PCI-E测试测试流程

需要注意的是，每一代CBB和CLB的设计都不太一样，特别是CBB的变化比较大，所以测试中需要加以注意。图4.10是支持PCIe4.0测试的夹具套件，主要包括1块CBB4测试夹具、2块分别支持x1/x16位宽和x4/x8位宽的CLB4测试夹具、1块可变ISI的测试夹具。在测试中，CBB4用于插卡的TX测试以及主板RX测试中的校准； CLB4用于主板TX的测试以及插卡RX测试中的校准；可变ISI的测试夹具是PCIe4 .0中新增加的，无论是哪种测试，ISI板都是需要的。引入可变ISI测试夹具的原因是在PCIe4.0 的测试规范中，要求通过硬件通道的方式插入传输通道的影响，用于模拟实际主板或插卡上 PCB走线、过孔以及连接器造成的损耗。内蒙古PCI-E测试测试流程PCI-E测试信号质量测试；

项目2.12SystemReceiverLinkEqualizationTest:验证主板在压力信号下的接收机性能及误码率，可以和对端进行链路协商并相应调整对端的预加重，针对8Gbps和16Gbps速率。·项目2.13Add-inCardPLLBandwidth:验证插卡的PLL环路带宽，针对时钟和所有支持的数据速率。·项目2.14Add-inCardPCBImpedance(informative):验证插卡上走线的PCB阻抗，不是强制测试。·项目2.15SystemBoardPCBImpedance(informative):验证主板上走线的PCB阻抗，不是强制测试。接下来，我们重点从发射机和接收机的电气性能测试方面，讲解PCIe4.0的物理层测试方法。

是用矢量网络分析仪进行链路标定的典型连接，具体的标定步骤非常多，在PCIe4.0 Phy Test Specification文档里有详细描述，这里不做展开。

在硬件连接完成、测试码型切换正确后，就可以对信号进行捕获和信号质量分析。正式的信号质量分析之前还需要注意的是：为了把传输通道对信号的恶化以及均衡器对信号的改善效果都考虑进去，PCIe3.0及之后标准的测试中对其发送端眼图、抖动等测试的参考点从发送端转移到了接收端。也就是说，测试中需要把传输通道对信号的恶化的影响以及均衡器对信号的改善影响都考虑进去。 PCIE 系统架构及物理层一致性测试；

PCIe5.0物理层技术PCI-SIG组织于2019年发布了针对PCIe5.0芯片设计的Base规范，针对板卡设计的CEM规范也在2021年制定完成，同时支持PCIe5.0的服务器产品也在2021年开始上市发布。对于PCIe5.0测试来说，其链路的拓扑模型与PCIe4.0类似，但数据速率从PCIe4.0的16Gbps提升到了32Gbps,因此链路上封装、PCB、连接器的损耗更大，整个链路的损耗达到 - 36dB@16GHz,其中系统板损耗为 - 27dB,插卡的损耗为 - 9dB。.20是PCIe5 . 0的链路损耗预算的模型。PCIE物理层链路一致性测试状态设计；机械PCI-E测试项目

高速串行技术(二)之(PCIe中的基本概念)；内蒙古PCI-E测试测试流程

为了克服大的通道损耗，PCle5.0接收端的均衡能力也会更强一些。比如接收端的 CTLE均衡器采用了2阶的CTLE均衡,其损耗/增益曲线有4个极点和2个零点，其直流增益可以在-5～ - 15dB之间以1dB的分辨率进行调整，以精确补偿通道损耗的影响。同时，为了更好地补偿信号反射、串扰的影响，其接收端的DFE均衡器也使用了更复杂的3-Tap均衡器。对于发射端来说，PCle5.0相对于PCIe4.0和PCIe3.0来说变化不大，仍然是3阶的FIR预加重以及11种预设好的Preset组合。内蒙古PCI-E测试测试流程

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