黑龙江信息化DDR3测试

DDRhDDRl釆用SSTL_2接口，1/0 口工作电压为2.5V；时钟信号频率为100〜200MHz； 数据信号速率为200〜400 Mbps,通过单端选通信号双边沿釆样；地址/命令/控制信号速率为 100〜200Mbps,通过时钟信号上升沿采样；信号走线都使用树形拓扑，没有ODT功能。

DDR2： DDR2釆用SSTL_18接口，I/O 口工作电压为1.8V；时钟信号频率为200〜 400MHz；数据信号速率为400〜800Mbps,在低速率下可选择使用单端选通信号，但在高速 率时需使用差分选通信号以保证釆样的准确性；地址/命令/控制信号在每个时钟上升沿釆样的 情况下(1T模式)速率为200〜400Mbps,在每个间隔时钟上升沿釆样的情况下(2T模式) 速率减半；信号走线也都使用树形拓扑，数据和选通信号有ODT功能。 DDR3一致性测试可以帮助识别哪些问题？黑龙江信息化DDR3测试

DDR 规范的时序要求

在明确了规范中的 DC 和 AC 特性要求之后，下一步，我们还应该了解规范中对于信号的时序要求。这是我们所设计的 DDR 系统能够正常工作的基本条件。

在规范文件中，有很多时序图，笔者大致计算了一下，有 40 个左右。作为高速电路设计的工程师，我们不可能也没有时间去做全部的仿真波形来和规范的要求一一对比验证，那么哪些时序图才是我们关注的重点？事实上，在所有的这些时序图中，作为 SI 工程师，我们需要关注的只有两个，那就是规范文件的第 69 页，关于数据读出和写入两个基本的时序图（注意，这里的读出和写入是从 DDR 控制器，也即 FPGA 的角度来讲的）。为方便读者阅读，笔者把这两个时序图拼在了一起，而其他的时序图的实现都是以这两个图为基础的。在板级系统设计中，只要满足了这两个时序图的质量，其他的时序关系要求都是对这两个时序图逻辑功能的扩展，应该是 DDR 控制器的逻辑设计人员所需要考虑的事情。 数字信号DDR3测试联系方式是否可以在运行操作系统时执行DDR3一致性测试？

DDR 规范的 DC 和 AC 特性

众所周知，对于任何一种接口规范的设计，首先要搞清楚系统中传输的是什么样的信号，也就是驱动器能发出什么样的信号，接收器能接受和判别什么样的信号，用术语讲，就是信号的DC和AC特性要求。

在DDR规范文件JEDEC79R的TABLE6:ELECTRICALCHARACTERISTICSANDDOOPERATINGCONDITIONS」中对DDR的DC有明确要求:VCC=+2.5v+0.2V，Vref=+1.25V+0.05VVTT=Vref+0.04V.

在我们的实际设计中，除了要精确设计供电电源模块之外，还需要对整个电源系统进行PI仿真，而这是高速系统设计中另一个需要考虑的问题，在这里我们先不讨论它，暂时认为系统能够提供稳定的供电电源。

单击Check Stackup,设置PCB板的叠层信息。比如每层的厚度(Thickness)、介 电常数(Permittivity (Er))及介质损耗(LossTangent)。

 单击 Enable Trace Check Mode,确保 Enable Trace Check Mode 被勾选。在走线检查 流程中，可以选择检查所有信号网络、部分信号网络或者网络组(Net Gr。叩s)。可以通过 Prepare Nets步骤来选择需要检查的网络。本例釆用的是检查网络组。检查网络组会生成较详 细的阻抗和耦合检查结果。单击Optional： Setup Net Groups,出现Setup Net Groups Wizard 窗口。

在Setup NG Wizard窗口中依次指定Tx器件、Rx器件、电源地网络、无源器件及 其模型。 DDR3内存的一致性测试包括哪些内容？

走线阻抗/耦合检查

走线阻抗/耦合检查流程在PowerSI和SPEED2000中都有，流程也是一样的。本例通过 Allegro Sigrity SI 启动 Trace Impedance/Coupling Check,自动调用 PowerSI 的流程。下面通过实例来介绍走线阻抗/耦合检查的方法。

启动 Allegro Sigrity SI,打开 DDR_Case_C。单击菜单 AnalyzeTrace Impedance/Coupling Check,在弹出的 SPDLINK Xnet Selection 窗口 中单击 OK 按钮。整个.brd 文件将被转换成.spd文件，并自动在PowerSI软件界面中打开。 DDR3一致性测试的目标是什么？海南DDR3测试TX/RX

什么是DDR3内存的一致性问题？黑龙江信息化DDR3测试

DDRx接口信号的时序关系

DDR3的时序要求大体上和DDR2类似，作为源同步系统，主要有3组时序设计要求。 一组是DQ和DQS的等长关系，也就是数据和选通信号的时序；一组是CLK和ADDR/CMD/ CTRL的等长关系，也就是时钟和地址控制总线的关系；一组是CLK和DQS的关系， 也就是时钟和选通信号的关系。其中数据和选通信号的时序关系又分为读周期和写周期两个 方向的时序关系。

要注意各组时序的严格程度是不一样的，作为同组的数据和选通信号，需要非常严格的 等长关系。Intel或者一些大芯片厂家，对DQ组的等长关系经常在土25mil以内，在高速的 DDR3设计时，甚至会要求在±5mil以内。相对来说地址控制和时钟组的时序关系会相对宽松 一些，常见的可能有几百mil。同时要留意DQS和CLK的关系，在绝大多数的DDR设计里 是松散的时序关系，DDR3进行Fly-by设计后更是降低了 DQS和CLK之间的时序控制要求。 黑龙江信息化DDR3测试

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